【儀表網 研發(fā)快訊】堆疊納米片全環(huán)繞柵(GAA)晶體管具有極佳的柵控特性、更高的驅動性能以及更多的電路設計靈活性，是主流集成電路制造繼FinFET之后的核心晶體管結構。目前，三星電子(Samsung)、臺積電(TSMC)與英特爾(Intel)等半導體巨頭已經或者即將在3納米及以下技術節(jié)點采用該器件進行工藝量產。然而，目前報道的堆疊納米片GAA器件存在溝道界面態(tài)較大，難以實現理想亞閾值開關的難題，一個關鍵原因是新引入的GeSi/Si超晶格疊層在材料界面處，易受到集成熱預算的影響產生Ge原子的擴散與再分布，導致納米片溝道釋放后在表面存在微量Ge原子殘留，引起額外界面缺陷及載流子導電性能降低。
 

　　針對這一挑戰(zhàn)，微電子所集成電路先導工藝研發(fā)團隊提出了一種與GAA晶體管納米片溝道釋放工藝完全兼容的低溫臭氧準原子級處理(Quasi-Atomic Layer Etching, qALE)技術。該技術在納米片溝道釋放后，通過極薄厚度的臭氧自限制氧化與腐蝕反應，實現了對納米片溝道表面殘留的Ge原子精準去除，避免對內層Si溝道的損傷。研制的CMOS器件特性表明，采用低溫qALE處理后，納米片溝道的界面態(tài)密度降低兩個數量級，晶體管亞閾值開關擺幅優(yōu)化到 60.3 mV/dec，幾乎接近器件熱力學理論極限(60mV/dec)，漏電流(Ioff)降低了66.7%，同時，由于處理后溝道表面電荷引起的載流子散射明顯降低，晶體管開態(tài)電流(Ion)也提升超過20%。該研究工作為制備高性能的堆疊納米片 GAA 器件提供了一種高效及低成本的技術路徑。
 

　　基于本研究成果的論文 “Record 60.3 mV/dec Subthreshold Swing and >20% Performance Enhancement in Gate-All-Around Nanosheet CMOS Devices using O3-based Quasi-Atomic Layer Etching Treatment Technique”(doi:10.1109/LED.2024.3524259)近期發(fā)表在 IEEE Electron Device Letters上，并成功入選成為該期刊的封面論文(圖3)。微電子所研究生蔣任婕和桑冠蕎為該論文的第一作者，張青竹研究員和殷華湘研究員為共同通訊作者。該項研究得到了中國科學院戰(zhàn)略性先導專項(A 類)和國家自然科學基金的支持。
 
 

圖1 低溫臭氧準原子級腐蝕(qALE)技術和GAA晶體管溝道形貌
 

圖2 溝道qALE處理的GAA CMOS晶體管電學特性